6264的特性及引腳信號

隨機存儲器有靜態(tài)隨機存儲器SRAM和動態(tài)隨機存儲器DRAM兩種，SRAM主要用在高速緩沖存儲器或小容量的存儲系統(tǒng)中，而DRAM主要用做內(nèi)存。本節(jié)介紹典型RAM存儲器芯片的特性、引腳信號和操作方式。

　　5.3.1　SRAM芯片

　　1.典型SRAM芯片

　　常見典型的SRAM芯片是由Intel公司生產(chǎn)的，有6116（2K×8b）、6264（8K×8b）、62256（32K×8b）等，它們的引腳信號功能及操作方式基本相同，下面以6264為例加以介紹。

　　1）6264的特性及引腳信號

　　Intel　6264采用CMOS工藝制造，28引腳封裝，容量為8KB，引腳信號排列。

　　A0～A12：地址線。

　　D0～D7：數(shù)據(jù)線。

　　OE：讀允許信號，輸入，低電平有效。

　　WE：寫允許信號，輸入，低電平有效。

　　CE1：片選信號1，輸入，在讀/寫方式時為低電平。

　　CE2：片選信號2，輸入，在讀/寫方式時為高電平。

　　2）6264的操作方式

　　6264的操作方式。由WE、OE、CE1、CE2的共同作用決定。

　�。�1）寫入：當CE1和WE為低電平且OE和CE2為高電平時，數(shù)據(jù)輸入緩沖器打開。

　�。�2）讀出：當CE1和OE為低電平且WE和CE2為高電平時，數(shù)據(jù)輸出緩沖器選通，被選中單元中的數(shù)據(jù)送到數(shù)據(jù)線D0～D7上。

　�。�3）保持：當CE1為高電平、CE2為任意時，芯片未選中，處于保持狀態(tài)，數(shù)據(jù)線呈現(xiàn)高阻狀態(tài)。

　　2.SRAM芯片與CPU接口

　　各種SRAM芯片與CPU的接口信號線有：

　　地址線：A0～An（n由芯片的容量決定）；

　　數(shù)據(jù)線：D0～D7；

　　讀/寫控制線：OE/WE（低電平有效）；

　　片選線：CE（低電平有效）。

　　SRAM與CPU接口的方法。

　�。�1）SRAM地址線A0～An與CPU的低位地址線對應(yīng)連接；

　�。�2）SRAM數(shù)據(jù)線D0～D7與CPU的數(shù)據(jù)線對應(yīng)連接；

　�。�3）讀/寫控制線OE/WE與CPU的讀/寫控制線RD/WR對應(yīng)連接。

　�。�4）SRAM的片選線CE與CPU的高位地址經(jīng)譯碼之后產(chǎn)生的片選信號連接。

　　5.3.2　DRAM芯片

　　DRAM的存儲電路是利用MOS管的柵極分布電容充放電來保存信息的，充電成高電位后表示“1”，放電后表示“0”。其優(yōu)點是集成度高、功耗低、價格便宜，在微機系統(tǒng)中被大量用做內(nèi)存。但由于電容存在漏電現(xiàn)象，故必須定時刷新，對DRAM進行充電。

　　1.典型DRAM芯片

　　典型DRAM芯片有64K×1b，64K×4b，1M×1b，1M×4b等產(chǎn)品。下面以64K×1b的Intel　2164A芯片為例，介紹其結(jié)構(gòu)及工作原理。

　　1）2164A的引腳信號

　　2164A的引腳信號，定義如下：

　　A0～A7：地址線；

　　DIN：數(shù)據(jù)輸入線；

　　DOUT：數(shù)據(jù)輸出線；

　　RAS：行地址選通信號，輸入，低電平有效；

　　CAS：列地址選通信號，輸入，低電平有效；

　　VCC：+5V電源；

　　VSS：信號地。

　　2）2164A的內(nèi)部結(jié)構(gòu)及工作原理

　　2164A的內(nèi)部結(jié)構(gòu)。

　 　64K×1b（65536個存儲單元）的DRAM存儲體由4個128×128的存儲矩陣組成，每個存儲矩陣由7條行地址線和7條列地址線進行選擇。7條 行地址經(jīng)過1/128行譯碼器產(chǎn)生128條行選擇線，7條列地址經(jīng)過1/128列譯碼器產(chǎn)生128條列選擇線，分別選擇128行和128列。

　 　由于2164A每個存儲單元只有一位，若要構(gòu)成64KB的DRAM存儲器，需要8片2164A。要實現(xiàn)64KB的DRAM尋址，需要16條地址線，而芯 片本身只有A0～A7的8條地址線，因此，該芯片采用行地址線和列地址線分時工作方式。其工作原理是利用內(nèi)部的地址鎖存器和多路開關(guān)，先由行地址選通信號 RAS（Row　Address　Strobe），把8位地址信號A0～A7送到行地址鎖存器鎖存，隨后出現(xiàn)的列地址選通信號CAS（Column　 Address　Strobe）把后送來的8位地址信號A0～A7送到列地址鎖存器鎖存。鎖存在行地址鎖存器中的7位行地址RA0～RA6同時加到4個存 儲器矩陣上，在每個存儲矩陣中選中一行；鎖存在列地址鎖存器中的7位列地址CA0～CA6選中4個存儲器矩陣中的一列，選中4行4列交點的4個存儲單元再 經(jīng)過由RA7和CA7控制的“4選1”I/O門控電路，選中其中的一個單元進行讀寫。

　　2164A數(shù)據(jù)的讀出和寫入是分開的，由WE信 號控制。當WE為高電平時，讀出；當WE為低電平時，寫入。芯片進行刷新的時候，只加上行選通信號RAS，不加列選通信號CAS，可以把地址加到行譯碼器 上，使指定的4行存儲單元只被刷新，而不被讀/寫，一般2ms可全部刷新一次。實現(xiàn)DRAM定時刷新的方法和電路有多種，可以由CPU通過一定控制邏輯實 現(xiàn)，也可以用DMA控制器實現(xiàn)，還可以用專用DRAM控制器實現(xiàn)，這里不再贅述。